Курсовые работы по информатике
  • Регистрация
1 1 1 1 1 1 1 1 1 1 Рейтинг 0.00 (0 Голоса)

ДЕПАРТАМЕНТ КИБЕРНЕТИКИ И ВЫЧИСЛИТЕЛЬНОЙ ТЕХНИКИ

Пояснительная записка к курсовому проекту по дисциплине “Цифровые эвм” на тему “Синтез операционного устройства”.

 

СОДЕРЖАНИЕ

ВВЕДЕНИЕ.. 3

1 ПОСТАНОВКА ЗАДАЧИ.. 5

2 ОПИСАНИЕ КОМАНД.. 6

3 СТРУКТУРНАЯ СХЕМА ОУ.. 8

3 ОБЪЕДИНЕННАЯ ГСА ФУНКЦИОНИРОВАНИЯ ОУ.. 11

4 CBНТЕЗ УПРАВЛЯЮЩЕГО АВТОМАТА.. 14

4.1 Общая структура. 14

4.2. Адресация микрокоманды.. 14

5 ПРИНЦИПИАЛЬНАЯ СХЕМА УА.. 17

6 ЛОГИЧЕСКОЕ МОДЕЛИРОВАНИЕ РАБОТЫ УСТРОЙСТВА.. 19

7 Временные характеристики устройства. 19

7.1 Временные задержки на ОА.. 19

7.2 Временные характеристики на УА.. 19

ЗАКЛЮЧЕНИЕ.. 21

СПИСОК ЛИТЕРАТУРЫ... 22

ВВЕДЕНИЕ

В настоящее время средства вычислительной техники пользуются чрезвычайной популярностью в различных отраслях науки, техники, экономики, сельского хозяйства и многих других. Жесткая конкуренция на рынке аппаратных средств, не­обходимость повышения их эффективности заставляют разработчиков искать и применять все более новые, высокоэффективные методы и технологии, повышать такие технические показатели, как производительность, надежность, универсаль­ность.

Традиционным подходом к структуре аппаратных средств вычислительной техники, цифровых систем управления является наличие центрального процессора (или нескольких процессоров), реализуемого в виде отдельного схемного элемента (однокристальные микропроцессоры и микро-ЭВМ), нескольких элементов (секцион­ные БИС), либо множества элементов широкого применения (процессоры больших и специализированных ЭВМ).

Процессор, несомненно, является важнейшей составной частью электронных вычислительных машин (ЭВМ), поэтому требования, предъявляемые к нему, чрезвычайно высоки. Это относится, прежде всего, к производительности процессора. Производительность конкретного типа процессоров определяется как принципами его построения, так и особенностями реализации: за счет этого достигается одно­сторонняя совместимость между несколькими типами процессоров, когда принципы построения (а значит и программная совместимость) остаются постоянными, а реализация отдельных узлов процессора непрерывно совершенствуется, давая увеличение производительности. Конечно, такой подход через некоторое время дает обратный результат: концепции, заложенные в основу построения одного из процессоров, постепенно устаревают, и только глобальный шаг вперед (пересмотр принципов построения) может существенно повысить их производительность.

Обычно в ЭВМ используются цифровые синхронные процессоры. Это значит, что любое изменение логических состояний внутри процессора производится под действием внешнего сигнала (или сигналов) синхронизации. Такой подход значительно упрощает проектирование процессора, однако является нерациональным: возможности схемных элементов, из которых построен процессор, используются не полностью, однако это компенсируется другими способами повышения производительности, которые стали возможными благодаря синхронному построению процессора.

При проектировании ЭВМ необходимо четкое разделение функций между центральным процессором (процессорами) и остальными узлами. Это не только упрощает их разработку, но и делает процессор более универсальным, позволяя использовать его в других типах ЭВМ. Наряду с этим целесообразно четкое разделение функций и между частями, составляющими процессор. Это дает возможность производить независимое проектирование этих частей, что уменьшает затраты времени на проектирование всего процессора, а также позволяет вносить изменения в отдельные узлы, не затрагивая остальные.

Такое разделение процессора на логически завершенные части обычно выделяет операционное устройство (ОУ), в составе которого имеется управляющий автомат (УА), построенный в виде цифрового автомата с жесткой или программируемой логикой, который управляет работой процессора.

1 ПОСТАНОВКА ЗАДАЧИ

Объектом курсового проектирования является операционное устройство (ОУ), реализующее определенную совокупность команд из набора команд ЕС ЭВМ. ОУ должно обеспечивать выполнение следующей последовательности действий:

1 Выборку команды из оперативной памяти (ОП) в соответствии с ее форматом.

2 Расшифровку кода операции (КОП) вычисление адресов операндов, если они есть, и загрузку арифметико-логического устройства (АЛУ) операндами, если оно участвует в выполнении операции.

3 Инициализацию операций в АЛУ.

4 Фиксацию результатов в ОП или местах, предусмотренных КОП-ом.

5 Подготовку ЭВМ к выполнению следующей команды.

6 Обеспечение правильной реакции (прерывания) на особые ситуации, которые могут возникнуть в процессе исполнения команды (неправильная адресация, неправильная спецификация, переполнение и пр.).

Вариант задания – 29.

Таблица 1.1.- Данные варианта задания

Коды команд

Ёмкость оперативной памяти,

Кбайт

Длина слова оперативной памяти,

Байт

Номер серии микросхем

16,70,18,88

256

4

155

Управляющий автомат является цифровым автоматом с жесткой логикой.

2 ОПИСАНИЕ КОМАНД

Операционное устройство должно обеспечивать выполнение четырех команд. Далее приведено их краткое описание:

1) 16 – логическое ИЛИ (OR – Or Logical)

Формат команды – RR

0

16

7

8

R1

11

12

R2

15

Логическим сложением двух двоичных разрядов a и b называется операция, опреформулой aVb =c. Логическое сложение каждого двоичного разряда производится соответствии со следующей таблицей.

0V0=0

0V1=1

1V0=1

1V1=1

По команде OR логическая сумма первого и второго операндов, находящихся в регистрах r1 и r2, помещается на место первого операнда в общий регистр r1.

Программных прерываний нет

Признак результата:

0 - логическая сумма равна 0.

1 - логическаяя сумма не равна нулю.

2) 70 – запись в память, короткая (STEStore Short)

Формат команды – RX

0

70

7

8

R1

11

12

X2

15

16

B2

19

20

D2

31

X2 - регистр для чисел с фиксированной запятой - индекс.

B2 - регистр для чисел с фиксированной запятой - базовый адрес.

D2 - смещение.

По команде STE первый операнд, который находится в плавающем регистре r1, записывается в память по адресу второго операнда (X2)+(B2)+D2 в коротком формате, т. е. младшие 32 разряда плавающего регистра r1 участия не принимают. Адрес второго операнда в памяти должен быть расположен на границе слова. В результате операции содержимое в памяти является копией содержимого в регистре.

Признак результата остается без изменения.

Программные прерывания: спецификация, адресация.

3) 18 – Загрузка (LRLoad)

Формат команды – RR

0

18

7

8

R1

11

12

R2

15

Команда LR является средством копирования данных из второго регистра в первый.

Признак результата остается без изменения.

Программные прерывания отсутствуют

4) 88 – сдвиг вправо кода (SRLShift Right Single Logical)

Формат команды – RS, в котором операнд r3 опущен.

0

88

7

8

R1

11

12

R3

15

16

B2

19

20

D2

31

По команде SRL первый операнд, находящийся в общем регистре r1, сдвигается вправо на число двоичных разрядов равное величине, указанной на месте адреса второго операнда. В операции сдвига участвуют 32 разряда общего регистра r1. При каждом сдвиге вправо теряется один двоичный разряд логической информации из 31-го разряда регистра, а в освободившийся нулевой разряд регистра добавляется нуль.

По команде SRL можно осуществить от1 до 32 двоичных сдвигов вправо. Если число сдвигов равно нулю, то это эквивалентно отсутствию операции сдвига.

Программных прерываний нет

Признак результата остается без изменения.

 

3 СТРУКТУРНАЯ СХЕМА ОУ

Операционное устройство синтезировано на основе известных технических решений с учетом специфики построения целевого процессора и особенностей реализации, заданных условием курсового проекта команд. Операционное устройство состоит из отдельных блоков, электрически связанных между собой информационными и управляющими линиями. Структурная схема операционного устройства приведена на плакате 2003.043.029.002.

Основными составляющими операционного устройства являются:

Управляющий автомат (УА);

Арифметико-логическое устройство (АЛУ);

Оперативная память (ОП);

Регистровая память (РП);

Регистр команд (РК);

Буферный регистр (БР);

Счетчик адреса команд (СчАК);

Регистр признака результата (РПР);

Дополнительный триггер признака (ДРП).

Триггер нарушения спецификации (S).

Триггер нарушения адресации (А).

Управляющий автомат

Управляющий автомат руководит действиями всех операционных блоков, воспринимая входные сигналы множества {X} и формируя выходные сигналы множества {Y}.

Арифметико-логическое устройство

АЛУ реализуемого операционного устройства предназначено для проведения арифметических и логических операций над целыми числами и числами длиной 32 разряда. Оба регистра АЛУ (РАЛУ, СМ), предназначенные для загрузки одного из операндов и вывода результата, имеют разрядность 32. Управляющие сигналы инициируют операции сложение с фиксированной точкой (СлФТ), вычитание с нормализацией короткое (ВычН), и сдвиг влево (СдвВл). Осведомительный сигнал (ZАЛУ) предназначен для фиксации момента выполнения операции в АЛУ. ZАЛУ = 1, когда АЛУ занято исполнением операции; ZАЛУ = 0, когда АЛУ свободно и находится в состоянии ожидания. Кроме проведения арифметических и логических операций АЛУ формирует признаки их результата с занесением их в свою 1-ти разрядную шину ШАЛУ.

Оперативная память

Оперативная память процессора реализована в виде отдельного блока. Он имеет входной регистр адреса ячейки (РАОП) и регистр оперативной памяти (РСОП). РСОП предназначен для временного хранения записываемых и считываемых по адресу АОП данных. Разрядность РСОП равна 31, а разрядность РАОП равна 15, что обеспечивает адресацию 256 Кбайт информации с длиной слова 4 байт. Чтение из ОП инициируется сигналом ЧтОП, запись в ОП – ЗпОП. Моменты окончания чтения и записи отмечаются значением осведомительного сигнала ZОП = 0.

Регистровая память

Регистровая память РП. Состоит из регистров общего назначения РОН и регистров с плавающей запятой РПЗ. РОН используются в качестве индекс-регистров, базовых регистров, а также для хранения слов и полуслов, участвующих в операциях с фиксированной запятой. РОН представляют собой 32-разрядные регистры и адресуются числами от 0 до 15. Для обращения к РОН в командах отводится 4-разрядное поле. Всего используется 4 регистра РПЗ длиной 8 байт каждый, с адресами 0, 2, 4, 6. Адрес регистровой памяти АРП состоит из 5 бит: 1-ый для обращения к РОН(0) или РПЗ(1) остальные 4 для адресации регистров.

Регистр команд

Регистр команд (РК) предназначен для временного хранения команды, выбранной из оперативной памяти. РК имеет разрядность 32 и допускает операции записи и чтения.

Буферный регистр

Буферный регистр БР(0:15). Используется для для запоминания второго полуслова на время исполнения команды, заданной новым полусловом. Это позволяет исключить повторное чтение из ОП того же слова при выборке последующей команды.

Счетчик адреса команд

Счетчик адреса команд предназначен для хранения, приема и увеличения на 2 или 4 адреса исполняемой команды. Для увеличения адреса используются внешние сигналы управления СчАК:=СчАК+2. СчАК имеет разрядность 24, что больше, чем требуется для адресации 256 Кб ОП, поэтому 6 старших разрядов этого регистра должны быть обнулены. Единица хотя бы в одном из этих разрядов сигнализирует о нарушении адресации команды. Младшие разряды СчАК используются для определения положения команды в слове, считанном из ОП.

Регистр признака результата

Регистр РПР используется для указания значения результата выполнения команды. Он хранит значение, значение которого если установлено в единицу или в нуль сигнализирует о следующих событиях :

0 - логическая сумма равна 0.

1 - логическаяя сумма не равна нулю.

Триггер ДТП

Триггер взводится, если поступила команда, не рассматриваемая в данном курсовом проекте.

Триггер А

Триггер взводится, если произошло нарушение адресации.

Триггер S

Триггер взводится, если произошло нарушение спецификации.

3 ОБЪЕДИНЕННАЯ ГСА ФУНКЦИОНИРОВАНИЯ ОУ

Полная граф-схема автомата получается вследствие соединения микропрограмм выполнения отдельных команд. Структура полной ГСА представлена на рисунке 3.1.

НАЧАЛО

МИКРОПРОГРАММА ВЫБОРКИ КОМАНДЫ

ДЕШИФРАТОР

МИКРОПРОГРАММА МИКРОПРОГРАММА МИКРОПРОГРАММА МИКРОПРОГРАММА

ЗАГРУЗКИ СДВИГА ВПРАВО ЗАПИСИ В ПАМЯТЬ ЛОГИЧЕСКОГО

КОДА КОРОТКАЯ ИЛИ

КОНЕЦ

Рисунок 3.1 Структура ГСА

Объединенная ГСА строится в предположении, что все аппаратные средства операционного устройства процессора подготовлены к работе до появления вершины “Начало” в ГСА; после окончания работы алгоритма (вершина “конец”) другие части процессора подготовят аппаратуру к повторному исполнению алгоритма. Это значит, нарушение адресации, спецификации, неверный код операции будут обрабатываться на аппаратном или микропрограммном уровне вне разрабатываемого алгоритма.

Рассмотрим следующие подсхемы работы управляющего автомата:

Микропрограмма выборки команды

Если выбираемая команда начинается с первого полуслова и длина ее равна слову, то необходимо все содержимое РОП передать на РК. Адрес следующей команды отличается от адреса выбранной команды на два полуслова, поэтому содержимое СЧАК необходимо увеличить на 4. В случае, когда выбираемая команда имеет формат RR, первое полуслово, представляющее команду, передается на РК, а после РОП(16:31) сохраняется на БР. При этом адрес команды увеличивается на 2.

Если выбираемая команда начинается со второго полуслова и является командой формата RR, то разряды РОП(16:31) передаются на РК, и содержимому СЧАК прибавляется 2, БР не заполняется

Когда команда начинается со второго полуслова, и длина ее равна слову, из ОП читается слово, содержащее первое полуслово выбираемой команды. Это полуслово, т. е. РОП(16:31) передаются в РК(0:15), содержимое СЧАК увеличивается на 2 и происходит повторное обращение к ОП. Из вновь прочитанного слова первое полуслово передается в последние разряды РК(16:31), второе полуслово, являющееся новой командой или ее частью, запоминаются на БР.

При ТР=0 вся команда, если она имеет формат RR, или часть команды формата RX может храниться на БР. Такая ситуация возникает, если младший разряд СЧАК имеет 1-ое значение. Значение первых двух разрядов БР определяется формат хранимой на нем команды. В случае команды RR достаточно содержимое БР передать на РК(0:15) и к адресу команды прибавить 2. Обращения к памяти не требуется. Если же на буферном регистре находится первое полуслово команды формата RX(RS), его необходимо передать на РК(0:15), затем увеличить содержимое СЧАК на 2 и прочитать слово из ОП. Первым полусловом дополняется РК, а второе полуслово заносится на БР, СЧАК увеличивается на 2.

Микропрограмма записи в память, короткое

В процессе выполнения вычитания возникает задача определения адресов операндов входящих в операцию. По формату операции один из операндов находится в ОП другой в регистровой памяти (РП). Адрес операнда из ОП определяется в результате сложения поля D2, содержимого регистра указанного в поле B2 и регистра в поле X2.

Сначала загружается операнд из ОП. Для вычисления его адреса используется сумматор (СМ). В СМ загружается содержимое поля D2. Содержимое поля B2 сравнивается с 0. При равенстве этого поля 0 считается, что это поле не участвует в определении адреса первого операнда. В обратном случае из поля B2 извлекается составляющая адреса первого операнда и складывается в СМ с содержимым поля D2. То же самое происходит и с содержимым поля X2.

Проверяются разряды сумматора (0:16) на хранение нулей, если хотя бы один из них содержат единицу, тогда вызывается прерывание по ошибке адресации.

Происходит проверка первого операнда на то, что он является адресом на регистр с плавающей точкой. Для этого проверяется 8-й и 11-й разряды РК. Если они равны нулю то все нормально, иначе возникает ошибка спецификации. В АРП считавается значение старшего байта регистра с плавающей точкой находящегося по адресу 1.РК(8:11)

Полученный выше адрес перехода находится на сумматоре. Разряды (16:31) сумматора передаются на регистр адреса оперативной памяти и значение регистра регистровой памяти передается на регистр опративной памяти, и запись слова по данному адресу.

Микропрограмма сдвига вправо кода

В процессе выполнения сложения возникает задача определения адресов операндов входящих в операцию. По формату операции один из операндов находится в ОП другой в регистровой памяти (РП). Адрес операнда из ОП определяется в результате сложения поля D2, содержимого регистра указанного в поле B2 и регистра в поле X2.

Сначала загружается операнд из ОП. Для вычисления его адреса используется сумматор (СМ). В СМ загружается содержимое поля D2. Содержимое поля B2 сравнивается с 0. При равенстве этого поля 0 считается, что это поле не участвует в определении адреса первого операнда. В обратном случае из поля B2 извлекается составляющая адреса первого операнда и складывается в СМ с содержимым поля D2. То же самое происходит и с содержимым поля X2.

Полученное в результате количество сдвигов находится в сумматоре. Проверим сумматор на наличие нуля. Если все разряды нулевые, тогда выход из подпрограммы, иначе в адрес регистровой памяти записывается первый операнд и происходит чтение из регистра. Затем в регистре регистровой памяти происходит следующая операция 0.РК(1:31)=РРП(0:30), сущность которой заключается в сдвиге разрядов вправо и старшему разряду присваивание единицы. В ралу записываем единицу и производим операцию декрементации. Если в сумматоре до сих пор не установился нуль, повторяем операцию со сдвигом.

Микропрограмма логического или

Адресу регистровой памяти присваиваем значение второго операнда и производим чтение из памяти. В РАЛУ заносим информацию из РРП и АРП получает значение уже первого операнда. Опять производится чтение из РОНа по адресу, находящемуся в АРП, значения в регистр регистровой памяти, которое потом заносится в сумматор. Выполняется операция логическое или и в результате сумматор содержит результат выполнения логического или. Копируем его в РРП и записываем в регистровую память. Регистр признака результата получает значение нулевого разряда ШАЛУ.

Микропрограмма загрузки

Производится чтение из регистровой памяти по адресу 0.РК(12:15). Результат записывается в регистр регистровой памяти. Затем производится запись результата в регистровую память по адресу 0.РК(8:11).

4 CBНТЕЗ УПРАВЛЯЮЩЕГО АВТОМАТА

4.1 Общая структура

Управляющий автомат синтезирован с учетом требований, предъявляемых в задании к курсовому проектированию, а также особенностей, налагаемых структурой операционного устройства. Общая структура управляющего автомата для операционного устройства, приведена на рис. 4.1.1

Рисунок 4.1.1 – Общая структура УА.

Входной сигнал C представляет собой последовательность тактовых импульсов для синхронизации управляющего автомата.

 

4.2. Адресация микрокоманды

При синтезе управляющего автомата осведомительным и управляющим сигналам приданы следующие условные обозначения:



Yi

Микрооперация

Y1

АОП:=СЧАК(6:21)

Y2

ЧТОП

Y3

РК(0:15):=РОП(0:15)

Y4

БР:=РОП(16:31)

Y5

СЧАК:=СЧАК+2

Y6

ТП:=0

Y7

РК:=РОП

Y8

СЧАК:=СЧАК+4

Y9

РК(0:15):=РОП(16:31)

Y10

РК(0:15):=БР

Y11

РК(16:31):=РОП(0:15)

Y12

АРП:=0.РК(12:15)

Y13

ЧТРП

Y14

РАЛУ:=РРП

Y15

АРП:=0.РК(8:11)

Y16

СМ:=РРП

Y17

ЛОГИЛИ

Y18

РРП:=СМ

Y19

ЗПРП

Y20

РПР:=ШАЛУ(0)

Y21

Yk

Y22

СМ:=0..0.РК(20:31)

Y23

СЛФ

Y24

АРП:=0.РК(16:19)

Y25

0.РРП(1:31):=РРП(0:30)

Y26

РАЛУ=1

Y27

ДЕК

Y28

АРП:=1.РК(8:11)

Y29

АОП:=СМ(16:31)

Y30

РОП:=РРП

Y31

ЗПОП

Y32

S:=1

Y33

A:=1

Y34

ДРП:=1

Таблица 4.2.1. – Условные обозначения осведомительных сигналов

 

Таблица 4.2.2 – Условные обозначения

управляющих сигналов

Xi

Условие

x1

ТП

x2

СЧАК(22)

x3

СЧАК(23)

x4

СЧАК(0:5)=0..0

x5

РК(0:1)=00

x6

Zоп

x7

РОП(0:1)=00

x8

РК(0:7)=16

x9

Zалу

x10

РК(0:7)=70V88

x11

РК(12:15)=0..0

x12

РК(16:19)=0..0

x13

СМ(0:15)=0..0

x14

РК(0:7)=70

x15

СМ=0

x16

РК(8)VРК(11)

x17

РК(0:7)=18

 

Составляется структурная таблица переходов и выходов:

Таблица 4.2.3. – таблица переходов и выходов.

Исх. узел

код

ис

сост.

перех

код

сп

вых.

переменные

вых.

пременнае

вх. элем.

памяти

a0

0000

A1

A3

A3

A0

A0

A0

A0

00001

00011

00011

00000

00000

00000

00000

Y5 Y10

Y1 Y2

Y1 Y2

Y32 Y21

Y32 Y21

Y33 Y21

Y33 Y21

bX1`x2

b`x1`x3x4

bx1x2`X3x4

bx1x2x3

b`x1x3

bX1x2`x3`x4

b`X1`x3`x4

D5

D4D5

D4D5

––

––

––

––

A1

00001

A2

A0

A4

00010

00000

00100

Y1 Y2

Y33 Y21

–––––

X4`X5

`X4

X4X5

D4

––

D3

A2

00010

A4

A2

00100

00010

Y11 Y4 Y5 Y6

–––––

`X6

X6

D3

D4

A3

00011

A1

A4

A4

A3

00001

00100

00100

00011

Y9 Y5 Y6

Y7 Y8 Y6

Y3 Y4 Y5 Y6

–––––

`X6X2

`X6`X2`X7

`X6`X2X7

X6

D1

D3

D3

D4D5

A4

00100

A5

A10

A19

A0

00101

01010

10011

00000

Y12 Y13

Y22

Y12 Y13

Y34 Y21

X8

`X8X10

`X8`X10X17

`X8`X10`X17

D3D5

D2D4

D1D4D5

––

A5

00101

A6

00110

Y14 Y15 Y13

1

D3D4

А6

00110

А7

00111

Y16 Y17

1

D3D4D5

А7

00111

А8

A7

01000

00111

Y18 Y19

–––––

`X9

X9

D2

D3 D4 D5

А8

01000

А9

01001

Y20

1

D2D5

А9

01001

А0

00000

Y21

1

–––––

А10

01010

А11

Q1

01011

–––––

Y12 Y13

–––––

`Х11

X11

D2D4 D5

––

А11

01011

А12

01100

Y14 Y23

1

D2D3

А12

01100

Q1

–––––

–––––

`X9

–––––

А13

01101

А14

01110

Y14 Y23

1

D2D3D4

А14

01110

А14

Q2

01110

–––––

–––––

–––––

X9

`X9

D2D3D4

–––––

А15

01111

А16

10000

Y25 Y26 Y27

1

D1

А16

10000

A0

А16

A15

00000

10000

01111

Y21

–––––

Y15 Y13

`X9X15

X9

`X9`X15

–––––

D1

D2 D3 D4 D5

А17

10001

А18

10010

Y29 Y30 Y31

1

D1D4

А18

10010

А18

A0

10010

00000

–––––

Y21

X6

`X6

D1D4

–––––

А19

10011

А0

00000

Y15 Y19 Y21

1

––

Q1

––––––

A13

Q2

01101

––––––

Y24 Y13

–––––

`X12

X12

D2 D3 D5

––

Q2

––––––

A0

A0

A0

A17

A15

00000

00000

00000

10001

01111

Y33 Y21

Y32 Y21

Y21

Y28 Y13

Y15 Y13

`X13

X13X14`X16

X13`X14`X15

X13X14X16

X13`X14`X15

––

––

––

D1D5

D2D3D4D5

Строим функции возбуждения для данной таблицы переходов и выходов:

Y1= a0 b`x1`x3x4V a0 bx1x2`X3x4 V A1 X4`X5

Y2= a0 b`x1`x3x4 V a0 bx1x2`X3x4 V A1 X4`X5

Y3= A3`X6`X2X7

Y4= A2`X6 V A3`X6`X2X7

Y5= A0`BX1`X2V a2`x6 VA3`X6X2 V A3`X6`X2X7

Y6= A2`X6V A3`X6X2 V A3`X6`X2`X7 V A3`X6`X2X7

Y7= A3`X6`X2`X7

Y8= A3`X6`X2`X7

Y9= A3`X6X2

Y10= a0 bX1`x2

Y11= A2`X6

Y12= A4 X8 VA4`X8`X10X17 VA10`X11

Y13= A4X8VA4`X8`X10X17 VA5V А10`X11VА16`X9`X15VQ1`X12VQ2X13X14X16V Q2X13`X14`X15

Y14= A5 VA11 VA13

Y15= A5 VA16`X9`X15 VA19 VQ2X13`X14`X15

Y16= А6

Y17= А6

Y18= А7`X9

Y19= А7`X9 V А19

Y20= А8

Y21= А0BX1X2X3VA0B`X1X3VA0BX1X2`X3`X4VA0B`X1`X3`X4V A0`X4VA4`X8`X10`X17 VA9VA16`X9X15VA18`X6VA19VQ2`X13 VQ2X13X14`X16 VQ2X13`X141X15

Y22= А4`X8`X10

Y23= А11 VA13

Y24= Q1`X12

Y25= A15

Y26= A15

Y27= A15

Y28= Q2 X13X14X16

Y29= A17

Y30= A17

Y31= A17

Y32= A0BX1X2X3 VA0B`X1X3 VQ2X13X14`X16

Y33=A0BX1X2`X3`X4 VA0B`X1`X3`X4 VA0`X4 VQ2`X13

Y34= A4`X8`X10`X17

Q1= А10 X11 V А12`X9

Q2= А14`X9 V Q1 X12

D1= A3`X6X2 VA4`X8`X10X17 VA15 VA16X9 VA17 VA18X6 VQ2X13X14X16

D2= A4`X8X10 VA7`X9 VA8 VA10`X11 VA11 VA13 VA14X9 VA16`X9`X15 VQ1`X12 VQ2X13`X14`X15

D3= A1X4X5 VA2`X6 VA3`X6`X2`X7 VA3`X6`X2X7 VA4X8 VA5 VA6 VA7X9 VA11 VA13 VA14X9 VA16`X9`X15 VQ1`X12 VQ2X13`X14`X15

D4= A0B`X1`X3X4 VA0BX1X2`X3X4 VA1X4X5 VA2X6 VA3X6 VA4`X8X10 VA4`X8`X10X17 VA5VA6 VA7X9 VA10`X11 VA13 VA14X9 VA11`X9X15 VA17 VA18X6 VQ2X13`X14`X15

D5= A0BX1`X2 VA0B`X1`X3X4 VA0BX1X2`X3X4 VA3X6 VA4X8 VA4`X8`X10X17 VA6 VA7X9 VA8 VA10`X11 VA16`X9X15 VQ1`X12 VQ2X13X14X16 VQ2X13`X14`X15

5 ПРИНЦИПИАЛЬНАЯ СХЕМА УА

УА в соответствии с заданием реализован на ИМС серии 155. На схему через разъем XS1 приходят осведомительные сигналы, сигнал разрешения начать работу, питание 5 вольт +-5%, синхроимпульсы C, логическая "единица" - "1".

Через разъем XS2 управляющие сигналы Yi выходят со схемы в операционный автомат.

Чтобы автомат корректно начал свою работу, необходимо на вход сброса подать нулевой потенциал на время не менее 35 нс для установки триггеров в начальное нулевое состояние.

Построение схемы производится следующим образом:

- на функциях Yi и Dj выделяются все коньюнкции и нумеруются, одинаковые

коньюнкции нумеруются одинаковыми номерами.

- подсчитываются все дизьюнкции. Они соответструют количетву Y и D.

- производится подсчет коньюнкций и дизьюнкций с одинаковым количеством входов. В данной схеме получаются следующее количество элментарных функций:

2 - вход : 22 элементарных функций.

3 - входа : 11 элементарных функций.

4 - входа : 13 элементарные функции.

5 - входов : 4 элементарные функции.

6 - входов : 2 элементарная функция.

7 - входов : 1 элементарная функция.

8 - входов : 1 элементарная функция.

9 - входов : 1 элементарная функция.

12 - входов : 1 элементарная функция.

13 - входов : 1 элементарная функция.

14 - входов : 1 элементарная функция.

16 - входов : 1 элементарная функция.

- производится распределение элементарных функций по микросхемам заданной серии. В данной схеме получился следующий список микросхем :

К155ЛН1 - 6 вх. инверторы - 5 корпусов микросхем.

К155ЛН1 - 2 вх. «И-НЕ» х 4 - 6 корпусов.

К155ЛА10 - 3 вх. «И-НЕ» х 3 - 5 корпусов.

К155ЛА7 - 4 вх. «И-НЕ» х 2 - 7 корпус.

К155ЛА2 - 8 вх. «И-НЕ» - 8 корпусов.

К155ТМ8 - D-триггер х 2 - 5 корпуса.

К155ИД3 - 3 вх дешифрвтор х 2 - 4 корпуса.

В серии К155 нет микросхем «И-НЕ» с 12 входами, дизьюнкция 12 элементов реализована на 3-х уровневой схеме, на элементах «И-НЕ» с 8,1 и 2-мя входами.

Конденсаторы С1-С11 являются фильтрами по питанию для ИМС и выбраются из расчета 0.12 мкФ на 1 ИМС всего получается 11 конденсаторов по 5мкФ каждый.

Конденсатора С12,С13 являются фильтрами по питанию для всей схемы и выбираются по 50 мкФ каждый.

6 ЛОГИЧЕСКОЕ МОДЕЛИРОВАНИЕ РАБОТЫ УСТРОЙСТВА

В задании на курсовое проектирование указано, что логическое моделирование предсталяет собой отслеживание состояний выхода схемы электрической принципиальной как функции значений осведомительных сигналов и предыдущего состояния схемы (содержания элементов памяти).

В соответствии с этим предлагается на примере 1-й команды проследить изменение состояний выходов ИМС, составляющих схему электрическую принципиальную.

Так, например, моделирование выполнения команды Загрузки, результат которого приведен в таблице 2.

При моделировании принимается, что осведомительные сигналы ZОП и ZАЛУ всегда равны 0. Предполагается, что сигнал установки схемы в начальное состояние уже выработан и схема установилась в начальное состояние.

Таблица 2. Логическое моделирование выполнения команды 18h.

 

X8

X10

X17

Y12

Y13

Y15

Y19

Y21

d1

d4

d5

A4

0

0

1

1

1

0

0

0

1

1

1

A19

0

0

1

0

0

1

1

1

0

0

0

A0

                     

В процессе моделирования мы убедились в правильности функционирования схемы электрической принципиальной на примере выполнения одной из микрокоманд.

7 Временные характеристики устройства

7.1 Временные задержки на ОА

Самой длинной операцией, выполняемой ОА, является увеличение счётчика адреса команд на 4. Комбинационная схема, выполняющая эту операцию, даёт задержку в 1012 нс. Время, за которое формируется Y на выходе УА по синхросигналу для ОА дают задержку 22 нс.

Итого задержка на ОА составляет:

tзд = 106 нс.

7.2 Временные характеристики на УА

Так как УА является синхронным автоматом, для его работы необходимо формировать синхроимпульсы соответствующих параметров.

Для полного формирования управляющих сигналов Yi и D находится самая длинная цепочка и считаются её характеристики:

Время формирования сигнала будет равно: tформ = 308 нс.

Время переключение D-триггеров составляет 40 нс.

Следовательно, для синхронизации УА необходимо подавать синхросигнал с длительностью активного уровня 40 нс (установка D-триггеров). Длительность неактивного уровня будет составлять: 308 нс.

Таким образом синхросигналы будут выглядеть:

где:

tD = 40 нс. - время установки D-триггеров;

tУА = 308 нс. - время работы УА;

 

ЗАКЛЮЧЕНИЕ

Технологии, а также способы реализации отдельных узлов процессоров ЭВМ постоянно совершенствуются, однако основные принципы построения процессоров (наличие управляющего автомата, регистровой памяти, АЛУ) остаются неизменными. Несомненно, при всём повышающемся техническом уровне ЭВМ, введении новых способов их разработки к существующим принципам построения ЭВМ добавляются и новые, но несмотря на это, задача проектирования процессоров всё ещё лежит на плечах человека и в настоящее время сохраняет свою актуальность. Несомненно, отдельные этапы проектирования, как, например, построение комбинационной схемы по соответствующей системе булевых функций, автоматизированы, однако, фундаментальные решения принимает всегда человек (философии ради стоит отметить).

Примечательно то, что практически для всех этапов разработки процессоров, да и ЭВМ в целом, всегда используются различные средства (будь то САП или кросс-системы) непременно связанные с ЭВМ – инженер с карандашом и резинкой чем далее, тем более кажется анахронизмом.

Данная курсовая работа содержит в себе достаточно-таки рутинного труда (без него уж никуда не деться), но, вообще говоря, за счёт автоматизации выполнения отдельных её частей можно было бы проектировать более сложные устройства.

СПИСОК ЛИТЕРАТУРЫ

1.  Джермейн К. – Программирование на IBM/360. – М. Мир, 1983

2.  Якубовский С. В., Ниссельсон Л. Н., Кулешова В. И., Ушибышев В. А., Топешкин М. Н. – Справочник ( Цифровые и аналоговые ИМС). - М. Радио и связь, 1989

3.  Артюхов В. Г., Будняк А. А, Лапий В. Ю., Молявко С. М., Петренко А. И. – Справочник (Проектирование микропроцессорной электронно-вычислительной аппаратуры). – Киев Техника, 1988

4.  Каган Б. М. - Электронные вычислительные машины и системы. - М. Энергоатомиздат, 1985

5.  Алексеенко А. Г., Шагурин В. И. – Микросхемотехника. – М. Радио и связь, 1982

6.  Майоров С. А., Новиков Г. А. – Структура цифровых вычислительных машин. – М. Машиностроение, 1970

7.  Майоров С. А., Новиков Г. А. – Принципы организации цифровых машин. – Л. Машиностроение, 1974

8.  Катуан Г. – Вычислительные машины системы 370. – М. Мир, 1974

9.  Тарабрин Б. В., Лунин Л. Ф., Смирнов Ю. Н – Справочник (Интегральные микросхемы). – Радио и связь, 1984

10.Шило В. Л – Популярные цифровые микросхемы. – М. Радио и связь, 1988

Добавить комментарий


Защитный код
Обновить

По темам:

История Украины

Культурология

Высшая математика

Информатика

Охотоведение

Статистика

География

Военная наука

Английский язык

Генетика

Разное

Технологиеские темы

Украинский язык

Филология

Философия

Химия

Экология

Социология

Физическое воспитание

Растениевосдство

Педагогика

История

Психология

Религиоведение

Плодоводство

Экономические темы

Бухгалтерские темы

Маркетинг

Иностранные языки

Ветеринарная медицина

Технические темы

Землеустройство

Медицинские темы

Творчество

Лесное и парковое хозяйство